Même si certaines plaquettes d’intelligence artificielle hautes performances sont déjà produites sur le sol américain, du fait d’une forte concentration des capacités des procédés de post-fabrication, ces semi-conducteurs doivent tout de même être transportés par voie maritime jusqu’à Taïwan pour y effectuer un emballage avancé. Ce modèle de répartition mondiale, bien qu’il s’appuie sur un système technique mature, fait aussi de « l’emballage avancé » l’actuel goulot d’étranglement le plus fragile de la chaîne d’approvisionnement en intelligence artificielle ; l’extrait ci-dessous provient d’une sélection des points clés d’un documentaire de CNBC.
Importance de l’emballage des puces pour l’intelligence artificielle
Les charges de travail de l’intelligence artificielle nécessitent une grande quantité de données. Les techniques d’emballage avancées (par exemple CoWoS de TSMC ou EMIB d’Intel) permettent aux ingénieurs de placer directement la mémoire à large bande passante à côté des puces de calcul dans le même paquet. En créant un canal de communication dense et efficace, on évite ainsi le goulot d’étranglement lié à la transmission des données.
Chaque puce d’IA, qu’il s’agisse de GPU ou d’ASIC sur mesure, doit finalement être connectée à une carte de circuits afin de fonctionner dans les racks de serveurs. Les techniques d’emballage avancées fournissent l’interconnexion nécessaire, impliquant généralement des dizaines de milliers de microfils pour garantir que ces puces puissantes puissent interagir avec le monde extérieur. Comme la demande pour ces configurations efficaces et complexes progresse plus vite que prévu, la capacité limitée de ces techniques d’emballage avancées est devenue un facteur de restriction majeur dans l’industrie.
L’emballage avancé, clé pour surmonter le mur de la mémoire
La fabrication traditionnelle de semi-conducteurs met l’accent sur la miniaturisation des transistors, mais à mesure que la limite physique d’une puce unique approche, l’« Advanced Packaging » « emballage avancé » devient la clé pour surmonter le Memory Wall « mur de la mémoire ». En regroupant plusieurs cœurs de calcul avec la High Bandwidth Memory, HBM ( mémoire à large bande passante ), dans un même substrat, il devient possible de créer un canal de communication à haute densité et efficace, réduisant la latence de transmission des données. Les tendances technologiques actuelles évoluent d’un emballage 2,5D vers une intégration 3D : dans ce cas, grâce au Die-to-Die stacking « empilement vertical de puces », on raccourcit considérablement la distance physique de transmission des signaux, ce qui permet d’intégrer davantage de performances de traitement dans l’espace limité d’un centre de données.
TSMC adopte l’emballage avancé CoWoS pour faire face à l’EMIB d’Intel
Les deux grandes fonderies mondiales, TSMC et Intel, ont développé des architectures d’emballage différentes pour répondre aux besoins liés à l’intelligence artificielle. La technologie CoWoS (Chip on Wafer on Substrate) utilisée par TSMC s’appuie sur une couche d’interface en silicium (Silicon Interposer) comme passerelle intermédiaire, avec une capacité de câblage extrêmement dense ; elle a déjà évolué vers des spécifications de type CoWoS-L, capables de supporter des empilements de mémoire plus importants. Intel, de son côté, a développé la technologie de pont d’interconnexion multi-puces embarqué (EMIB), qui n’utilise pas une couche d’interposition pleine taille : il insère plutôt des ponts en silicium localisés dans le substrat, visant à améliorer l’utilisation des matériaux et à réduire les coûts. Les deux entreprises ont également lancé respectivement les technologies SOIC et Foveros Direct, en compétition pour une position de leader sur le marché futur des emballages 3D.
Comment lever le risque géographique de la chaîne d’approvisionnement ?
À l’heure actuelle, la capacité d’emballage avancé est fortement concentrée en Asie, en particulier à Taïwan et en Corée du Sud. Cette concentration géographique suscite des discussions sur la politique géopolitique et l’efficacité logistique ; par exemple, certaines puces fabriquées aux États-Unis doivent encore être renvoyées à Taïwan pour l’étape finale, ce qui augmente non seulement le temps de transport, mais fait aussi face à des risques géographiques et politiques potentiels. Pour faire face à cette situation, TSMC prévoit d’installer les premières usines d’emballage avancé en Arizona, aux États-Unis, et Intel étend progressivement ses activités d’emballage sur le sol américain. Cette démarche reflète la volonté de l’industrie des semi-conducteurs de disperser les nœuds de production afin de renforcer la résilience de la chaîne d’approvisionnement.
La vitesse de croissance de la demande sur le marché des puces d’intelligence artificielle dépasse les prévisions d’investissement du début de l’industrie, ce qui entraîne l’apparition d’un goulot d’étranglement évident au niveau de l’emballage. Comme des entreprises de pointe comme NVIDIA (NVIDIA) réservent une grande partie des capacités CoWoS de TSMC, les autres concurrents et les développeurs d’ASIC circuits intégrés pour applications spécifiques sur mesure se heurtent à des défis pour obtenir de la capacité. Pour combler l’écart, les principales fonderies de plaquettes et les fabricants tiers spécialisés en assemblage et test de puces (OSAT) augmentent rapidement leurs dépenses d’investissement, dans le but de répondre à la demande du marché pour des techniques d’interconnexion hautes performances en étendant les équipements et les usines.
Cet article « Pourquoi les puces d’IA fabriquées aux États-Unis doivent-elles être expédiées vers Taïwan pour y être emballées ? » apparaît pour la première fois sur « Chaîne d’actualités ABMedia ».
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